Allegro Package Designer Plus 硅布局选项

主要优势

• 经过生产和代工验证的流程，具有多次流片
• 与 PDK 驱动的 PVS DRC/验证直接集成，提供图形设计人员反馈，最大限度地减少流片准备的路径
• 先进的 WLP 特定金属创建和管理消除/减少生态旋转
• 高性能 GDSII 处理缩短了流片准备的路径

Cadence ^® Allegro ^® Package Designer Plus Silicon Layout Option 与 Cadence 物理验证系统 (PVS) 配合使用，可提供灵活的硅基板和先进的晶圆级封装 (WLP) 设计功能。它提供工艺开发套件 (PDK) 驱动的设计规则检查 (DRC)、密度修改和评估、连接验证和掩模图稿签收。适用于基于新兴硅和基于晶圆的封装方法的设计，该选项已通过台积电的集成扇出 (InFO) 工艺验证。

硅布局选项与 PVS 相结合使设计人员能够解决以下制造挑战：

• 遵守代工厂或基于硅的 WLP 制造商的 PDK，用于 DRC、验证和掩模签核
• PDK 所需的硅专用互连（金属）密度管理，通过多种方法来控制制造翘曲
• 使用基于硅的规则平台进行基于硅的 DRC 间距、制造和密度检查
• 针对封装设计结构优化的高性能 GDSII 掩模图稿处理和生成
• 2D 和 3D 提取、建模和分析信号完整性 (SI) 和电源完整性 (PI) 性能和稳定性（通过可选的 Cadence Sigrity ^™技术）
• 符合硅基板制造工艺规则

该选项已成为生产和代工厂验证流程的一部分，具有多次流片。与 PDK 驱动的 PVS DRC/验证的直接集成在 Allegro Package Designer Plus 画布上提供图形叠加和表格格式的反馈，最大限度地减少流片准备的路径。

注意：Cadence 物理验证系统 (PVS) 是硅和晶圆级设计流程的必需品，但必须单独购买。